近日，在 SEMICON West 開始之前，imec 舉辦了年度國際技術論壇 (ITF)。會上，imec 總裁兼首席執行官 Luc Van den hove 介紹了他對 20 年技術路線圖的看法，他表示，該路線圖比該行業過去幾十年取得的成就更加激進。而imec將利用我們的核心半導體專業知識，通過在半導體技術層面、系統和應用層面的共同創新。

Luc Van den hove首先表示，半導體行業長期以來一直遵循傳統的Dennard 縮放推動行業發展，它希望以更低的功耗和更低的成本提供更高的性能和更高的密度。“但這個一維版本的路線圖在未來可能已經不夠用了，”Luc Van den hove說。“我們將不得不針對特定應用調整我們的設備。”

傳統的擴展在功率、性能、擴展和成本方面遇到了多重障礙。而只是基于光刻的微縮也變得越來越難。“它并沒有停止，而是變得越來越難。我們習慣于從節點到節點的單個晶體管的性能改進一直在放緩。這就是我們必須進行大規模并行化的原因。”Luc Van den hove強調。

系統性能越來越受到核心處理器和內存之間的數據路徑限制的支配，這造成了數據處理限制，尤其是在 AI 應用程序中。“這就是我們所說的記憶墻。內存峰值帶寬無法跟上處理器峰值吞吐量，”Van den hove 接著說。 

另一面墻是電源墻。“將所有功率輸入我們的芯片變得越來越難，而且從每個芯片中提取熱量也變得越來越難。因此，我們需要新的冷卻技術，”Van den hove 表示。  

成本也在爆炸式增長，這是芯片未來面臨的另一堵墻，這個問題則需要通過復雜性增加來彌補。 

“傳統的縮放顯然正在擊中許多這樣的墻，我們將不得不開發技術解決方案來真正拆除這些墻，以使摩爾定律得以延續，”Van den hove 說。 

對于這種墻壁拆除，需要多種方法，包括尺寸縮小、新開關/晶體管的開發、第三維度的增加使用以及設計優化的系統級方法。 

Imec 主持了一些關于 EUV 的最早工作，Van den hove 表示，隨著 EUV 進入大批量制造，光刻路線圖最近經歷了“驚人的推動”。“這發生在5納米節點。這比最初預期的要難得多。這要花更長的時間，但要感謝 ASML 和蔡司等公司的非凡奉獻和承諾，”他說。“我們相信當前版本的 EUV 可以擴展到2納米甚至更遠的節點，但要超越這一點，我們將需要下一個版本的 EUV。” 這將需要開發更大的鏡頭和新的系統平臺。光學器件必須符合驚人的規格，直徑為 1 米的鏡頭，其精度將超過 20 皮米。“如果我們將其推斷為地球的大小，這意味著我們必須以人類頭發粗細的精度來打磨地球。這令人難以置信，令人難以置信，”Van den hove說。“我們預計第一臺機器將在明年準備就緒。”

High NA EUV 的引入也將在工藝方面帶來許多挑戰。“為了以積極主動的方式解決這些問題，我們正在與 ASML 一起建立一個聯合High NA 實驗室，該實驗室圍繞第一臺原型機建造，將與 TEL 軌道連接，并配備最先進的計量能力。我們這樣做是因為及時引入High NA EUV 的挑戰將是巨大的，”Van den hove 說。“從第一臺 EUV 掃描儀到投入大批量生產，我們花了大約 10 年的時間。對于High NA，我們將有更少的時間，只有三年。為了避免在制造中引入這種情況，我們正在建立一個非常密集的計劃，以開發所有關鍵的支持構建模塊，例如掩模技術和使用濕式或干式紫外線抗蝕劑的材料。”

Van den hove 描述了幾項針對破壞性晶體管架構提出的創新，以實現進一步的擴展，包括由納米片堆疊構成的環柵設計（gate-all-around），以及一種稱為叉片（forksheet ）器件的新晶體管概念，其中 N 和 P溝道晶體管靠得更近。“這種forksheet 設備，我們將其視為標準納米片概念的延伸，我們相信它將在相當于一納米一代的情況下推出，”Van den hove 說。他還描述了一種將 N 和 P 溝道晶體管堆疊在彼此頂部的選項，稱為互補 FET (CFET) 器件。 

“很明顯，您可以在縮小單元尺寸方面實現另一個非常重要的步驟，但顯然是以更復雜的接觸方案來接觸源極和漏極區域為代價的。但我們相信，我們已經找到了開發的集成方案，可以通過優化外延工藝、圖案化工藝以及利用非常復雜的沉積工藝來實現接觸結構，從而實現這種晶體管，”Van den hove 說。

其他創新包括減少硅溝道的厚度以減少通道長度。這可以通過使用新材料來實現，如用二維材料、原子平坦的單層（例如，鎢或鉬的硫化物或硒化物）代替硅。“我們最近展示了使用 300 毫米設備制造的第一批設備，”他說。

Van den hove 表示，持續的尺寸縮放、新的晶體管架構、新材料的引入以及創新的互連架構（埋入式電源軌）相結合將是成功的秘訣。他說：“我們相信，我們可以為未來 8 到 10 代芯片提出路線圖——以 2 到 2 年半的節奏推出——這將為我們帶來未來 20 年的路線圖。